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NXP Semiconductors
CLK
SYNC
t clk(H)
1 / f CLK
t clk(L)
PCA85132
LCD driver for low multiplex rates
0.7 V DD
0.3 V DD
0.7 V DD
0.3 V DD
t PD(SYNC_N)
t SYNC_NL
0.5 V
BP0 to BP3,
and S0 to S159
t PD(drv)
Fig 28. Driver timing waveforms
(V DD = 5 V)
0.5 V
001aah848
t f
t r
t SU;DAT
SDA
70 %
30 %
70 %
30 %
cont.
t f
t HD;DAT
t r
t H IGH
t VD;ACK
SCL
70 %
30 %
70 %
30 %
70 %
30 %
70 %
30 %
cont.
S
t HD;STA
1 / f SCL
t LOW
9 th clock
1 st clock cycle
t BUF
SDA
t SU;STA
t HD;STA
t SP
t VD;ACK
t SU;STO
SCL
70 %
30 %
Sr
9 th clock
P
S
013aaa110
Fig 29. I 2 C-bus timing waveforms when SDA and SDAACK are connected
PCA85132
Product data sheet
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Rev. 3 — 11 July 2013
? NXP B.V. 2013. All rights reserved.
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